Selektory, których zasada działania opiera się na syntezie częstotliwości, nazywane są selektorami PLL („Phase Locked Loop”, które przetłumaczono z angielskiego oznacza „pętlę zamkniętą PLL”). Selektory te nazywane są również cyfrowymi, ponieważ są sterowane przez procesor telewizyjny za pośrednictwem dwuprzewodowej dwuprzewodowej magistrali cyfrowej I2C.
Synteza częstotliwości znacznie poprawia dokładność dostrojenia do stacji telewizyjnej, upraszcza korzystanie z telewizora, zachowując możliwość ręcznej regulacji w celu uzyskania optymalnej jakości obrazu [1 - 4].
Zanim przejdziemy do opisu selektorów, wyjaśnimy niektóre terminy i konwencje przyjęte dla selektorów PLL.
Przepływ informacji na szynie cyfrowej I2С może być przesyłany w dwóch kierunkach: od procesora do procesora. Gdy jest kierowany z procesora do selektora (na przykład komendy instalacyjne), ten tryb nazywa się RECORD. Odwrotna transmisja przepływu informacji (z selektora) odpowiada trybowi READ, który jest ustawiany, gdy selektor w pewnym momencie informuje procesor o jego stanie lub potwierdza poprzednio ustawiony (na żądanie procesora). Nie wszystkie selektory PLL mają ten tryb.
Ponadto używana jest następująca notacja: AS (Adress Select) - magistrala adresowa: SDA - szyna danych szeregowych; SCL (Select Clock) - magistrala synchronizacji, impulsy zegarowe; LW - napięcie zasilania syntezatora (+5 V); ADC to pięciopoziomowy ADC wbudowany w syntezator, który umożliwia sterowanie dowolnym dodatkowym urządzeniem poprzez selektor.
W zakładce. 1 - 3 najważniejsze informacje o selektorach PLL produkowanych przez SELTEKA, as (Kaunas, Litwa) [5] i ich odpowiedniki są dostępne w nowoczesnych selektorach firm zagranicznych (modele krajowe, niestety, nie zostały jeszcze wprowadzone do produkcji seryjnej) . Inne ogólne informacje na ich temat i parametry zostały opublikowane w [1]. Przypomnijmy, że wszystkie są modelami unifikacji wszystkich fal. Wejście antenowe jest typu IEC (SNIR), wyjście falownika jest symetryczne. W zakładce. 2 i 3 Un - ustawienia napięcia; Pin 1 jest najbliżej wejścia anteny. Selektory KS-H-132. KS-H-134 ma tylko 11 pinów. W tych selektorach napięcie zasilania wynosi +5 V, a specjalny pin dla napięcia UPLL nie jest dostarczany, ale jest pin dla napięcia strojenia (0,5 ... 28 V) - wyjście UH, które ułatwia sterowanie selektorami i umożliwia ręczną regulację.
Najprostszym modelem jest KS-H-62. Szybkość strojenia, począwszy od częstotliwości 132 MHz w podpasmie A, 356 MHz w podpasmie B i 678 MHz w podpasmie C, zmiany (oprogramowanie) w następujący sposób. aby skompensować nieliniowość zależności pojemności varicaps od ustawień napięcia.
W selektorze KS-H-64 szybkość strojenia jest również zmieniana programowo. Sam program jest „szyty” w procesorze.
KS-H-92 to bardziej wyrafinowany i wyrafinowany selektor. Szybkość regulacji zwalnia (nieznacznie - nieznacznie) w pobliżu stacji telewizyjnej, aby zmniejszyć resztkowe rozstrojenie. Tabele podają parametry zmodernizowanej (pod koniec 1998 r.) Wersji selektora KS-H-92, w której zamiast syntezatora MOTOROLA jest zainstalowany układ PHILIPS TSA5522M. Ta opcja stała się analogiem selektora TEMIC 3402РНС.
Selektor KS-H-92L jest wariantem KS-H-92 z rozszerzonym wejściem antenowym (32,2 mm). Podobna funkcjonalność ma selektor KS-H-132, ale przy niskim napięciu.
Najnowszy selektor dzisiaj można nazwać KS-H-134 (rozwój 1998). W nim zmieniane są granice podpasm odbieranych częstotliwości: A - od kanału nadawczego 1 do kanału kablowego CK6 (47 ... 158 MHz). B - z CK7 no CK37 (158 ... 438 MHz); C - od SC38 do kanału 69 (438 ... 862 MHz). Wprowadzono tryb testowy, a zmiana prędkości regulacji następuje automatycznie. Wraz z zamknięciem pętli PLL (w paśmie przechwytywania kanału), szybkość regulacji jest przełączana, a przy braku fiksacji zapewniona jest odwrotna zmiana prędkości. Funkcja regulacji prędkości włączania / wyłączania oprogramowania pozwala przejść do ręcznego strojenia.
Na rys. Rysunek 1 przedstawia schemat blokowy selektora PLL (na przykład KS-H-92). Składa się z trzech identycznych kanałów wyboru, wzmocnienia i konwersji sygnału. Każdy kanał jest zaprojektowany do pracy tylko w jednym podzakresie (A, B lub C). Rozważmy budowę jednego z kanałów, na przykład dla podzakresu A.
Sygnał radiowy z wejścia antenowego ma przydzielony obwód wejściowy, który działa jako filtr pasmowo-przepustowy (PM). i przechodzi do wzmacniacza częstotliwości radiowej (wzmacniacza RF). montowane na tranzystorze polowym. Load URCH służy jako filtr pasmowo-przepustowy (PF). Obwód wejściowy i filtr pasmowo-przepustowy są przestawiane przez varicaps. Wzmocniony sygnał dociera do układu DA1, który zawiera trzy oddzielne zbalansowane miksery-heterodyny (C / D). Kontury lokalnych oscylatorów są również przestawiane przez varicaps. Sygnał IF jest przydzielany przez filtr pasmowo-przepustowy (AFF) i po dopasowaniu kaskady dociera do wyjścia selektora (wyjście IF).
Sygnał lokalnego oscylatora przez przełącznik (Comm) wchodzi do układu syntezatora częstotliwości DA2. Na rys. 2 przedstawia fragment schematu konstrukcyjnego syntezatora, który zawiera przykładowy generator (OG) częstotliwości Fo, pierwszy programowalny dzielnik (PD1) ze współczynnikiem podziału K i drugi programowalny dzielnik (PD2) ze współczynnikiem podziału N, detektor fazy częstotliwości (PD) i filtr aktywny niskie częstotliwości, które są używane jako integrator (I). Ten ostatni nie jest częścią mikroukładu, ale działa w pętli PLL i uświadamia sobie zmianę szybkości regulacji. Częstotliwość sygnału odniesienia jest stabilizowana przez kwarcowy rezonator 4 MHz.
Dzielnik PD1 jest zaprojektowany tak, że jego współczynnik podziału K jest ustalany przez procesora w ścisłej zgodności z ustalonym krokiem restrukturyzacji zgodnie z tabelą. 4
Jak działa syntezator w pierścieniu systemu impulsowego PLL przy przełączaniu częstotliwości lokalnego oscylatora z Fg1 na Fg2 i Fg2> Fg1? Aby wejścia detektora fazy częstotliwości miały sygnały o tym samym porównaniu częstotliwości (Fcp). częstotliwość wyjściowa lokalnego oscylatora musi spełniać stosunek Fo / K = Fg / N. Zmiana współczynnika podziału N o jeden prowadzi do odpowiedniej zmiany częstotliwości F, o minimalny stopień siatki częstotliwości LO.
W pierwszej chwili po zwiększeniu N częstotliwość sygnału na wyjściu programowalnego dzielnika PD2 będzie mniejsza niż Fcp, a detektor fazy częstotliwości zacznie generować impulsy korekcyjne, które są przekształcane przez integrator na zwiększone napięcie sterujące (Uypp). To napięcie jest przykładane do heterodynowych varicaps (jak również do obwodu wejściowego i filtra pasmowo-przepustowego w każdym kanale selektora). Częstotliwość lokalnego oscylatora będzie wzrastać, aż wartości częstotliwości na obu wejściach detektora fazy częstotliwości staną się równe. W rezultacie uzyskana różnica faz (rozstrojenie resztkowe) będzie utrzymywana na stałym poziomie. W konsekwencji zmiana współczynnika podziału N zapewnia rearanżację częstotliwości selektora. Co więcej, każda wartość kroku regulacji odpowiada pewnej wartości częstotliwości porównania (Tabela 4).
Łatwo zauważyć, że szybkość regulacji zależy od parametrów integratora. Zatem wzrost prądu wejściowego integratora pięć razy powoduje znaczny wzrost prędkości regulacji. Ta metoda sterowania nazywa się pompą ładującą. Należy jednak pamiętać, że szybkość regulacji jest ograniczona stanem stabilności, jak w każdym systemie automatycznego sterowania.
W zakładce. 4 podaje również wartości współczynnika D potrzebne do określenia współczynnika podziału N. Aby obliczyć jego wartości, stosuje się stosunek N = D (Fgn + Fpch, gdzie Fgn jest częstotliwością lokalnego oscylatora dla sygnału obrazu, Fpch jest częstotliwością IF. W kategoriach binarnych, aby ustawić współczynniki programowania, N ma postać:
N = 16384 · N14 + 8192 · N13 + 4096 · N12 + 2048 · N11 + 1024 · N10 + 512 · N9 + 256 · N8 + 128 · N7 + 64 · N6 + 32 · N5-4 6 · N4 + 8 · N3 + 4 · N2 + 2.N 1 + N0, gdzie N14 - N0 - bity informacyjne, przyjmujące wartość 0 lub 1.
Wreszcie, konieczne jest omówienie protokołu wymiany sygnału między selektorem PLL a mikroprocesorowym systemem sterowania w różnych trybach.
W trybie RECORD protokół wymiany składa się z pięciu bajtów, po osiem bitów w każdym: jeden bajt adresu, dwa bajty dzielnika oprogramowania PD2 i dwa bajty sterujące. Na końcu każdego bajtu selektor musi wysłać specjalny sygnał ACK (Potwierdzenie) potwierdzający poprawność odebranych informacji. Ogólnie protokół wymiany w tym trybie jest przedstawiony w tabeli. 5. Należy pamiętać, że ten sam bit w bajtach kontrolnych dla różnych modeli selektorów ma różne oznaczenia. Na przykład bit P14 jest oznaczony 5I dla selektora KS-H-62, T14 dla KS-H-64 i CP dla pozostałych. Dlatego w tabelach takie bity są oznaczone literą P (PORT) z liczbą porządkową, aw nawiasach można wskazać oznaczenia dla konkretnego selektora. Wartości bitów. oznaczone X w tabelach nie są używane do kontroli.
Bit adresu R / W (odczyt / zapis) przełącza selektor w tryb READ lub WRITE. Gdy R / W = 0, tryb RECORD jest ustawiony. Dla selektorów bez trybu READ jest to jedyny stan.
MA1 i MA0 są bitami do wyboru wymaganego adresu, jeśli telewizor zawiera kilka selektorów (na przykład drugi selektor dla urządzenia Frame in Frame). Zmiana adresu jest osiągana przez zmianę napięcia na wyjściu AS zgodnie z tabelą. 6. W przypadku korzystania z telewizora jeden selektor MA1 = 0 i MA0 = 1 lub terminal AS pozostaje wolny.
Bity N14-N0 (patrz tabela 5) ustawiają stosunek podziału programowalnego dzielnika PD2, jak już wspomniano powyżej.
Bit P14, o którym już wspomniano, jest bitem pompy. Dla selektora KS-H-62 z P14 (51) równym 1, częstotliwość strojenia wzrasta z pewnych częstotliwości w każdym podpaśmie. Dla pozostałych selektorów, z tą samą wartością bitu P14 (T14, CP), zapewniona jest przyspieszona regulacja.
W selektorze KS-H-134 bity P13 - P11 (T2 - T0) sterują trybami włączania i wyłączania wewnętrznego testu i automatycznego pompowania zgodnie z tabelą. 7
W selektorze KS-H-64 bity P11 (T11) i P10 (T10) sterują programowalnym dzielnikiem PD1, jak pokazano w tabeli. 8
W pozostałych selektorach bity P10 (RSA) i P9 (RSB) w tabeli służą do sterowania tym dzielnikiem. 9, a bity P13 i P12 powinny być ustawione na 0, a bit P11 powinien być ustawiony na 1. Ponieważ selektor KS-H-62 jest wykonywany z pojedynczym krokiem strojenia (62,5 kHz), bity P11, P10 i P9 są dla niego równe 1. Bit P8 ma wartość 0 dla wszystkich selektorów bez wyjątku.
Przełączanie podpasm koncentruje się w ostatnim bajcie sterującym. Ponadto liczba użytych bitów może wynosić od trzech do pięciu (pozostałe bity nie są używane). Dla selektora KS-H-62 jest to - P7 - RZ w tabeli. 10, dla KS-H-64 - РЗ (В) - Р0 (В0) w tabeli. 11
Bajt statusu dla selektorów KS-H-92. KS-H-132. KS-H-134 jest przedstawiony w tabeli. 14. Bit POR (Power On Reset) sygnalizuje, że selektor jest włączony. Bit POR ma wartość 1, gdy zasilanie jest włączone. Bit FL (In Lock Flag) - sygnał o działaniu PLL. Gdy bit FL ma wartość 1. Pierścień PLL jest zamknięty. Bit ACPS (flaga automatycznej pompy ładującej) informuje o działaniu POMPY automatycznego urządzenia pompującego w selektorze KS-H-134. Bit ACPS jest aktywny w stanie 0. Bity A0-A2 są sygnałami wyjściowymi pięciostopniowego ADC. W przypadku selektorów z trybem READ (patrz tabela 14) parametry ADC i kombinacje poziomów A0-A2 są takie same i są wymienione w tabeli. 15. ADC umożliwia na przykład sterowanie selektorem na magistrali trójprzewodowej (standard amerykański).
Burkovsky A. Nowoczesne selektory kanałów telewizyjnych. - Radio. 1999, nr 6.7.
Khokhlov B. Cechy kanału radiowego nowoczesnej telewizji. - Radio, 1998. Nr 2.3.
Malyshev V., Nikitin V. Chips do cyfrowego syntezatora częstotliwości. - Radio. 1997. Nr 11: 1998. Nr 2.
Petropavlovskiy Yu. Telewizory z cyfrowym przetwarzaniem i kontrolą. Metody regulacji, naprawy. - Radio. 1998. № 12.
Katalogi „SELTEKA TUNERS” na lata 1998 i 1999 .. materiały promocyjne JSC „SELTEKA”.
Jeszcze kilka słów o procesorach sterujących. Jest ich wiele. Różnią się od siebie, wypełniając wewnętrzną pamięć ROM („oprogramowanie układowe”). Dla selektorów KS-H-92. KS-H-132 najlepiej nadaje się do procesora PHIUPS PCA84C640-30.
Literatura